Warm Up Lab

Warm Up Lab

1) จงออกแบบวงจรดิจิทัลโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป

1.1) วงจรดิจิทัลมี I/O ดังนี้
- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
- PB[2:0] (input) เป็นอินพุตจากปุ่มกด 3 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนค่า Duty Cycle โดยเพิ่มทีละ 10 ในช่วง 0 ถึง 100 สำหรับสัญญาณ PWM(2:0) ที่มี 3 ช่องสัญญาณ
- PWM[2:0] (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ RGB LED จำนวน 1 ดวง

1.2) พฤติกรรมการทำงานเป็นดังนี้
- เมื่อเริ่มต้นหรือกดปุ่มรีเซต RST_B ค่า PWM[2:0] จะเป็นลอจิก 0 ทั้ง 3 ช่องสัญญาณ และมีค่า Duty Cycle สำหรับสัญญาณ PWM[i], i=0,1,2 เป็น 0
- เมื่อกดปุ่มใดๆ PB[i], i=0,1,2, แล้วปล่อยในแต่ละครั้ง จะเพิ่มค่า Duty Cycle ของสัญญาณ PWM สำหรับช่องสัญญาณ i ทีละ 10 แต่ถ้าถึง 100 จะกลับไปเริ่มต้นที 0 ใหม่
- สัญญาณ PWM แต่ละช่อง ต้องมีความถี่เท่ากันและคงที่ และสามารถเลือกใช้ความถี่ได้ในช่วง 500Hz ถึง 1kHz

1.3) แนวทางการออกแบบและทดสอบ
- ออกแบบวงจรโดยใช้ภาษา VHDL
- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป

แนวทางการออกแบบ

                ใช้อาเรย์และการวนลูปในการส่งสัญญาณ PWM ออกสามช่อง อาเรย์ใช้ในการเก็บค่า Duty Cycle ของแต่ละช่องสัญญาณ และเนื่องจากเราต้องการส่งสัญญาณ PWM ที่ความถี่ 500 Hz  จึงสร้างตัวแปร count มานับเทียบกับขอบขาขึ้นของสัญญาณ CLK 100000 ครั้งเนื่องจาก CLK ของบอร์ด FPGA มีความถี่เท่ากับ 50 MHz การกดปุ่ม PB ทั้งสามแต่ละครั้งจะเป็นการเพิ่มค่า Duty Cycle ครั้งละ 10% เทียบกับขอบขาขึ้นของ CLK 10000 ครั้ง

VHDL Code

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity RBG0 is port( RST_B,CLK :in std_logic; PB : in std_logic_vector(2 downto 0); PWM : out std_logic_vector(2 downto 0) ); end RBG0; architecture behave of RBG0 is signal PWM_data : std_logic_vector(2 downto 0) := "000"; type ar2 is array (2 downto 0) of integer ; signal count_b,duty:ar2:=(0,0,0); signal count :integer:=0; begin process(CLK,RST_B) begin if RST_B='0' then duty<=(0,0,0); elsif(rising_edge(CLK))then for i in 0 to 2 loop if PB(i)='0' then count_b(i)<=count_b(i)+1; elsif PB(i) = '1' and count_b(i) > 2000000 then count_b(i)<=0; if duty(i)<100000 then duty(i) <= duty(i)+10000; else duty(i)<=0; end if; else count_b(i)<=0; end if; end loop; if count>100000 then count<=0; else count<=count+1; end if; end if; end process; PWM(0)<='1' when duty(0)>count else '0'; PWM(1)<='1' when duty(1)>count else '0'; PWM(2)<='1' when duty(2)>count else '0'; end behave; 
ผลทดสอบจากModel-Sim

ผลทดสอบจากเครื่องออสซิโลสโคป
 

2) จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่มีอยู่ในห้องแล็ป
2.1) วงจรดิจิทัลมี I/O ดังนี้
- CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
- RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
- PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนสีของ WS2812 RGB LED จำนวน 1 ดวง
- DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง 1 ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

2.2) พฤติกรรมการทำงานเป็นดังนี้
- เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออกไปยัง WS2812 RGB LED หนึ่งครั้ง
- เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้
0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 แล้ววนซ้ำ

2.3) แนวทางการออกแบบและทดสอบ
- ออกแบบวงจรโดยใช้ภาษา VHDL
- เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
- ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
(ยังไม่ต้องต่อวงจร RGB LED จริง)
- บันทึกผลและเขียนรายงานการทดลอง

VHDL Code

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity lab2 is port( clk, rst_b, pb : in std_logic; data : out std_logic ); end lab2; architecture fsmlab2 of lab2 is type state is (checkdata, case0, case1, wait_next); --type state for switch case signal sw : state := checkdata; signal index, count, countpb : integer := 0; signal memory : std_logic_vector(0 to 23) := (others => '0'); begin --Check process(clk, rst_b) begin if rst_b = '0' then sw <= checkdata; index <= 0; count <= 0; memory <= x"000000"; elsif rising_edge(clk) then count <= count + 1; if pb = '0' then countpb <= countpb + 1; else if countpb > 10000 then if memory = x"000000" then memory <= x"0000FF"; elsif memory = x"0000FF" then memory <= x"00FF00"; elsif memory = x"00FF00" then memory <= x"FF0000"; elsif memory = x"FF0000" then memory <= x"000000"; end if; index <= 0; sw <= checkdata; count <= 0; end if; countpb <= 0; end if; --FSM case sw is when checkdata => if index = 24 then sw <= wait_next; else if memory(index) = '0' then sw <= case0; else sw <= case1; end if; end if; when case0 => if count < 58 then data <= '1'; if count > 18 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when case1 => if count < 65 then data <= '1'; if count > 35 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when wait_next => if count > 100 then sw <= checkdata; count <= 0; index <= 0; end if; count <= count + 1; data <= '0'; end case; end if; end process; end fsmlab2;  
VHDL FSM Code


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity lab2 is port( clk, rst_b, pb : in std_logic; data : out std_logic ); end lab2; architecture fsmlab2 of lab2 is type stateshow is (checkdata, case0, case1, wait_next); --type state for switch case type statebutton is (wait_hold, set_data); signal sw : stateshow := checkdata; signal button : statebutton := wait_hold; signal index, count, countpb : integer := 0; signal memory : std_logic_vector(0 to 23) := (others => '0'); begin --Check process(clk, rst_b) begin if rst_b = '0' then sw <= checkdata; index <= 0; count <= 0; memory <= x"000000"; elsif rising_edge(clk) then case button is when wait_hold => if pb = '0' then countpb <= countpb + 1; else if countpb > 10000 then button <= set_data; end if; countpb <= 0; end if; when set_data => if memory = x"000000" then memory <= x"0000FF"; elsif memory = x"0000FF" then memory <= x"00FF00"; elsif memory = x"00FF00" then memory <= x"FF0000"; elsif memory = x"FF0000" then memory <= x"000000"; end if; index <= 0; sw <= checkdata; count <= 0; button <= wait_hold; end case; --FSM case sw is when checkdata => if index = 24 then sw <= wait_next; else if memory(index) = '0' then sw <= case0; else sw <= case1; end if; end if; when case0 => if count < 58 then data <= '1'; if count > 18 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when case1 => if count < 65 then data <= '1'; if count > 35 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when wait_next => count <= count + 1; data <= '0'; if count > 1000 then sw <= checkdata; count <= 0; index <= 0; end if; end case; end if; end process; end fsmlab2; VHDL Component Code
Color Register

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity Color is port( clk, rst_b,push : in std_logic; cc : out std_logic_vector(0 to 23) ); end Color; architecture fsmlab2 of Color is signal index : integer := 0; signal memory : std_logic_vector(0 to 23) := (others => '0'); begin process(clk) begin if rst_b='0' then memory <= x"000000"; elsif rising_edge(CLK) then if push='1' then if memory = x"000000" then memory <= x"0000FF"; elsif memory = x"0000FF" then memory <= x"00FF00"; elsif memory = x"00FF00" then memory <= x"FF0000"; elsif memory = x"FF0000" then memory <= x"000000"; end if; end if; end if; end process; cc<=memory; end fsmlab2; FSM


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity FSM is port( clk: in std_logic; cc : in std_logic_vector(0 to 23); data : out std_logic ); end FSM; architecture fsmlab2 of FSM is type stateshow is (checkdata, case0, case1, wait_next); --type state for switch case signal sw : stateshow := checkdata; signal index, count : integer := 0; begin --Check process(clk) begin if rising_edge(clk) then case sw is when checkdata => if index = 24 then sw <= wait_next; else if cc(index) = '0' then sw <= case0; else sw <= case1; end if; end if; when case0 => if count < 58 then data <= '1'; if count > 18 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when case1 => if count < 65 then data <= '1'; if count > 35 then data <= '0'; end if; count <= count + 1; else index <= index + 1; count <= 0; sw <= checkdata; end if; when wait_next => count <= count + 1; data <= '0'; if count > 1000 then sw <= checkdata; count <= 0; index <= 0; end if; end case; end if; end process; end fsmlab2; Component


library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity lab21 is port( clk, rst_b, pb : in std_logic; data : out std_logic ); end lab21; architecture Structural of lab21 is signal out0:std_logic; signal out1:std_logic_vector(0 to 23); component PBandRE port( clk,pb : in std_logic; output : out std_logic); end component; component Color port( clk,rst_b,push : in std_logic; cc : out std_logic_vector(0 to 23)); end component; component FSM port( clk : in std_logic; cc : in std_logic_vector(0 to 23); data : out std_logic); end component; begin U0:PBandRE port map(clk,pb,out0); U1:Color port map(clk,rst_b,out0,out1); U2:FSM port map(clk,out1,data); end Structural;

ผลที่ได้จากModel-Sim